QuatCore: производство средств производства

//для удобства отладки
module QuatCoreDummyUARTtx (input clk, input st, input [15:0] DataBus, output busy, output txd, output reg [7:0] Char = 8'h00);

always @(posedge clk) if (st)
	Char <= DataBus[7:0];

assign busy = 1'b0;
assign txd = 1'b1;

endmodule

Row1		dw	0x1C0,'Г','а','м','и','л','ь','т','о','н',' ',' ','Р','о','д','р','и','г','е','с'

	CMD0str	dw	'Send CMD0',13,0x800A

module QuatCoreIOselector (input clk, input [7:0] DestAddr, input [7:0] SrcAddr, input [15:0] DataBus, output UARTtxEN, output LCD_EN, output SDtxEN, output UARTrxEN, output SDrxEN);

parameter enableLCD = 1'b1;
parameter enableUART = 1'b1;
parameter enableSPI = 1'b1;

wire isSelection = (~DestAddr[7])&DestAddr[6];
wire isIO_out = (~DestAddr[7])&(~DestAddr[6]);
wire isIO_in = (SrcAddr[7:4] == 4'b1001);

reg [1:0] sel = 2'b0;

always @(posedge clk) if (isSelection)
	sel <= DataBus[1:0];
	
assign UARTtxEN = (sel==2'b00) & isIO_out & enableUART;
assign LCD_EN = (sel==2'b01) & isIO_out & enableLCD;
assign SDtxEN = sel[1] & isIO_out & enableSPI;

assign UARTrxEN = (sel==2'b00) & isIO_in & enableUART;
assign SDrxEN = sel[1] & isIO_in & enableSPI;

endmodule

`include "math.v"
module QuatCore8bitDuplexSPI (	input clk, input ce, input [15:0] D, input TXen, input RXen,
				inout MISO,
				output [15:0] Q,
				output reg SCK=1'b0, output MOSI, output nCS, output busy, output ceo);

	assign MISO = nCS? 1'b1 : 1'bz; //"неактивным" здесь считается лог. "1", на манер UART
	
	//нужно более 8 состояний
	localparam sIdle =  4'h0;
	localparam sB0 =    4'h8;
	localparam sB1 =    4'h9;
	localparam sB2 =    4'hA;
	localparam sB3 =    4'hB;
	localparam sB4 =    4'hC;
	localparam sB5 =    4'hD;
	localparam sB6 =    4'hE; 
	localparam sB7 =    4'hF;
	
	wire [3:0] State; //вставим его отдельным модулем, чтобы задействовать режим счётчика ЛЭ

	reg [8:0] SR = 9'h1FF; //нужно одним битом больше, потому что пока защёлкиваем по MISO, не успеваем сдвинуть младший и затираем его нахрен
	//могли бы, учитывая полудуплекс, иногда защёлкивать, а иногда нет, но нужен регистр для определения - приём или передача - то на то и выходит.
	
	assign nCS = ~State[3]; //по сути, "isIdle"

	wire NEG_E = ce & SCK; //спад SCK, когда мы переключаем состояния и сдвигаем данные в регистре
	wire POS_E = ce & (~SCK); //фронт SCK, когда мы защёлкиваем входной бит

	wire IsFinalBit; //генерируется логикой переноса (cout)
	
	wire TXbusy = TXen & (~(NEG_E & (nCS | IsFinalBit))); //т.е ждём, пока не будет спада SCK в режиме Idle или на передаче последнего бита
	wire RXbusy = RXen & (~(POS_E & (nCS | IsFinalBit))); //т.е ждём, пока не будет фронта SCK в режиме Idle или на передаче последнего бита
	assign busy = TXbusy | RXbusy;
	wire start = TXen & NEG_E & (nCS | IsFinalBit); //то есть, старт всегда по TXen, а по RXen можно получить ответ, что же там было!
	//assign busy = ((TXen & (~NEG_E))|(RXen & (~POS_E))) & (nCS | IsFinalBit);
	//правда, и такой вариант не очень, т.к возникнет задержка до следующего слова. 
				
	lpm_counter StateCounter (.clock (clk),
		                  .cnt_en (NEG_E & (~nCS)),
			          .sset (start), 
			          .Q (State),													
			          .cout (IsFinalBit));
	defparam
		StateCounter.lpm_direction = "UP",
		StateCounter.lpm_port_updown = "PORT_UNUSED",
		StateCounter.lpm_type = "LPM_COUNTER",
		StateCounter.lpm_width = 4,
		StateCounter.lpm_svalue = sB0;			                    
	

	assign MOSI = SR[8];
	assign Q = {8'h00, SR[7:1], MISO}; //экономит один такт, позволяет не накладывать огр 
				
	always @(posedge clk) begin
		SCK <= ce? ~SCK : SCK;
		if (NEG_E)
			SR[8:1] <= start? D[7:0]: SR[7:0];
		if (POS_E)
			SR[0] <= MISO;
	end
	
	assign ceo = ce & SCK; //просто сэкономили 1 бит в делителях частоты, поскольку мы ОЧЕНЬ жадные.
endmodule